基于Quartus Prime用74161设计模69计数器，原理图和激励脚本

基于Quartus Prime设计一款基于74161芯片的模69计数器，首先需要了解74161是一个八进制同步加法计数器，用于连续计数操作。为了实现模69计数，你需要对输入和输出进行适当的配置，并编写适合的VHDL或Verilog描述语言。

1. **原理图设计**:
- 使用Quartus Prime打开一个新的设计项目。
- 选择"New Design Wizard"，然后选择"Empty Project"作为起始模板。
- 在工具箱中添加74161器件模型到设计中，通常它会出现在数字电路库中。
- 连接必要的信号线：一般有CLK（时钟）、D（数据输入）、Qn（当前计数值输出），以及可能需要的预置（PRE）和复位（RST）信号。
- 对74161的COUNT输入进行适当分配，使其每8次循环后进入下一个模69状态（因为69 = 8 * 8 + 5）。
- 配置好计数溢出处理，当计数达到最大值时，让它自动回到初始状态（如Q0=0）。

2. **激励脚本（VHDL或Verilog）**:
- 使用VHDL或Verilog，创建一个进程来提供时钟周期和计数器输入。例如：

   process(clk)
     begin
       if rising_edge(clk) then
         if (count <= 68) then -- 避免直接计数到69
           count <= count + 1;
         else
           count <= 0; -- 当到达69时，回零
         end if;
       end if;
   end process;

或者，如果使用Verilog：

   always @(posedge clk) begin
      if (count < 69) begin
         count <= count + 1;
      } else begin
         count <= 0;
      end
   end

3. **保存并编译**:
- 编辑完成后，在工具栏中选择合适的编译选项，将设计文件转化为网表文件(.ngd)以便下载到实际硬件。