能够用一片74ls90和必要的门电路,应用反馈清零法,设计实现模7、8、9之一的计数器

74LS90是一个集成电路，它可以实现十进制计数器。结合必要的门电路和反馈清零法，可以很容易地设计实现模7、8、9之一的计数器。

首先，我们需要使用74LS90将输入引脚（A、B、C、D）接线以得到模7、8、9的计数。对于模7计数，可以将A、B、C接线并接入外部清零装置，以确保在达到7的时候计数器清零。对于模8计数，可以将A、B、C引线并连接到外部清零装置，以确保在达到8时清零。对于模9计数，可以将A、B、C接线，然后使用外部门电路和反馈清零法，在达到9时清零。

接下来，我们需要设计必要的门电路和反馈清零法，以实现模7、8、9之一的计数。对于模7和模8，可以使用与门和或门实现清零功能。当计数器达到7或8时，门电路将触发清零信号，使计数器重新开始计数。对于模9，可以使用反馈清零法，当计数器达到9时，触发清零信号将导致计数器清零。

综上所述，通过将74LS90与必要的门电路和反馈清零法结合起来，我们可以设计实现模7、8、9之一的计数器。这种设计可以在数字逻辑电路和计数器领域中得到广泛应用。

相关问题

求两片74ls160和一片74ls20设计二十四进制计数器的电路图

设计一个二十四进制计数器需要两片74LS160（四位二进制计数器）和一片74LS20（双四输入与非门）。以下是设计思路和电路图描述：

### 设计思路：
1. **计数器部分**：
- 使用两片74LS160作为计数器。每片74LS160可以计数到15（1111），两片串联可以计数到255（11111111）。
- 为了实现二十四进制计数器，需要在计数器达到24时清零。

2. **清零电路**：
- 使用74LS20来实现清零逻辑。当计数器计数到24（即二进制11000）时，输出一个高电平信号来清零计数器。

### 电路图描述：
1. **连接计数器**：
- 将第一片74LS160的Q0-Q3连接到第二片74LS160的CLK输入端。
- 将第一片74LS160的RCO（进位输出）连接到第二片74LS160的ENP和ENT端。

2. **清零逻辑**：
- 使用74LS20的双四输入与非门。将第一片74LS160的Q3和Q4以及第二片74LS160的Q0连接到74LS20的一个与非门的输入端。
- 将74LS20的输出连接到两片74LS160的CLR端。

### 具体连接步骤：
1. **计数器连接**：
- 第一片74LS160的Q0-Q3连接到第二片74LS160的CLK输入端。
- 将第一片74LS160的Q3和Q4以及第二片74LS160的Q0连接到74LS20的一个与非门的输入端。
- 将74LS20的输出连接到两片74LS160的CLR端。

### 电路图：

+---+    +---+    +---+
|Q0 |----|CLK|    |Q0 |
|Q1 |----|   |    |Q1 |
|Q2 |----|   |    |Q2 |
|Q3 |----|   |    |Q3 |
|Q4 |----|   |    |Q4 |
|RCO|----|ENP|----|RCO|
|   |    |ENT|    |   |
+---+    +---+    +---+
 74LS160  74LS160

+---+    +---+    +---+
|Q0 |    |   |    |   |
|Q1 |    |   |    |   |
|Q2 |    |   |    |   |
|Q3 |    |   |    |   |
|   |    |   |    |   |
|CLR|----|   |    |CLR|
|   |    |   |    |   |
+---+    +---+    +---+
 74LS160  74LS160

+---+    +---+
|Q3 |    |   |
|Q4 |    |   |
|   |    |   |
|CLR|----|   |
|   |    |   |
+---+    +---+
 74LS20

通过上述连接方式，当计数器达到24时，74LS20的输出会触发CLR端，将计数器清零，从而实现二十四进制计数。

采用四位二进制计数器74LS161和门电路构成：十一进制计数器

### 使用74LS161四位二进制计数器和门电路实现十一进制计数器

为了构建一个十一进制计数器，可以使用一片74LS161四位二进制同步加法计数器以及一些额外的逻辑门来控制其工作模式。具体来说：

#### 设计原理
当74LS161计数值达到特定的最大值时，通过外部逻辑使能信号将其清零并重新开始计数过程。对于十一进制而言，在计数到`A`即十进制中的`10`之后应立即重置。

#### 实现方案
- **反馈清零法**：这是最常用的方法之一。一旦检测到输出为`10`(B'1010')，就触发异步清除端(RD)，使得下一个上升沿到来之前完成复位动作[^1]。

// Verilog伪代码示意
wire reset_signal;
assign reset_signal = (q[3]&~q[2]&q[1]&~q[0]); // 当Q=1010(A)时产生高脉冲用于复位

- **组合逻辑生成复位条件**
- 利用与非门(NAND Gate)或其他合适的布尔表达式创建所需的复位条件。这里的关键在于正确识别何时应该发出复位指令给74LS161以便回到初始状态(`0`)继续新一轮循环。

#### 组件清单
- 单片74LS161 IC
- 数个TTL兼容的标准CMOS逻辑门（如NAND, AND）

#### 连接方式说明
- 将74LS161的数据输入(D0-D3)全部接地(GND)，因为这是一个简单的递增计数应用；
- 设置LOAD低电平有效加载预设值(P0-P3也接地), ENP/ENT保持常开允许正常增量运算；
- 构建适当的组合逻辑电路监控当前计数值，并在其等于`10`时激活RESET引脚上的瞬态负脉冲以重启序列；

这样就可以得到一个能够稳定工作的十一进制计数装置了。