74ls90功能描述
时间: 2023-12-03 12:00:24 浏览: 120
74LS90是一种集成电路,它是一个4位异步可逆计数器,可以用于数字逻辑电路中的计数应用。它由11个触发器和一些逻辑门组成,能够实现0到9的二进制计数。
其功能描述如下:
1. 74LS90有4个可以独立清零的异步计数器,可将其作为4位二进制计数器使用。
2. 74LS90的四个触发器Qa~Qd可以输出4位BCD码(二进制编码十进制)来表示当前的计数值。
3. 74LS90支持两种计数模式:B模式和R模式。在B模式下,计数器按照二进制的方式递增;在R模式下,计数器按照BCD码的方式递增。
4. 74LS90还有清零引脚和复位引脚,可以通过这两个引脚来清零或者复位计数器,重新开始计数。
5. 74LS90还可以进行加载操作,即将初始值加载到计数器中,可以通过外部的开关或者信号来进行加载操作。
总的来说,74LS90是一款功能强大的集成电路,可以用于各种数字逻辑电路中的计数应用,能够以二进制或者BCD码的方式进行计数,并且具有清零、复位和加载等功能,非常适合在数字电子学和计算机科学领域中使用。
相关问题
74ls190d引脚图及功能
根据引用[1],74ls90是一个十进制计数器,可以构成多进制电路。它的引脚图和功能如下所示:
引脚图:
```
+--+--+--+
CLK --|1 +--+ 16|-- VCC
MR --|2 15|-- Q0
CPD --|3 14|-- Q1
CP0 --|4 74LS90 |-- Q2
CP1 --|5 13|-- Q3
CP2 --|6 12|-- Q4
CP3 --|7 11|-- Q5
GND --|8 10|-- Q6
+--+
```
功能:
- CLK(引脚1):时钟输入,用于触发计数器计数。
- MR(引脚2):复位输入,当MR为低电平时,计数器将被清零。
- CPD(引脚3):并行数据输入,用于设置计数器的初始值。
- CP0-CP3(引脚4-7):并行数据输入,用于设置计数器的初始值。
- Q0-Q6(引脚15-10):输出引脚,用于显示计数器的当前值。
请注意,74ls90是一个四位计数器,可以计数到十进制的9。如果需要构建其他进制的计数器,需要根据引用中的描述进行相应的连接和设置。
用verilog描述描述锁存器74LS373的功能表
以下是锁存器74LS373的功能表的Verilog描述:
```
module ls373(input [7:0] D, // 输入数据
input LE, // 锁存使能
input CLK, // 时钟
input OE, // 输出使能
output reg [7:0] Q // 输出数据
);
reg [7:0] Q_temp; // 中间存储器
always @(posedge CLK) begin
if (LE) begin
Q_temp <= D; // 如果锁存使能,将输入数据存储到中间存储器
end
end
always @(*) begin
if (OE) begin
Q = Q_temp; // 如果输出使能,将中间存储器中的数据输出到Q
end
else begin
Q = 8'hZZ; // 如果输出禁止,输出高阻态
end
end
endmodule
```
根据锁存器74LS373的功能表,我们可以实现一个Verilog描述的锁存器,其中包括一个输入端口D、一个锁存使能端口LE、一个时钟端口CLK、一个输出使能端口OE和一个输出端口Q。在时钟上升沿触发时,如果锁存使能LE为高电平,将输入数据D存储到中间存储器中;在输出使能OE为高电平时,将中间存储器中的数据输出到Q端口。如果输出禁止OE为低电平,输出高阻态。