硬件描述语言实验四位全加器

### 使用硬件描述语言实现四位全加器

#### Verilog 实现四位全加器

在Verilog中，可以利用RTL级描述来设计四位全加器。通过定义模块`simple_adder`并使用连续赋值语句`assign`完成基本功能[^2]。

// 定义一个简单的4位加法器模块
module simple_adder (
    input [3:0] a,     // 输入A，4位宽
    input [3:0] b,     // 输入B，4位宽
    output reg [3:0] sum // 输出SUM，4位宽
);
    
always @(*) begin
    sum = a + b;       // 计算两个输入之和，并将其存储到sum变量中
end
    
endmodule

此段代码展示了如何创建一个具有两个四比特宽度输入端口`a`与`b`的简单加法运算单元，并将计算结果输出至同样为四个比特长度的目标信号线`sum`上。

#### VHDL 实现四位全加器

对于VHDL而言，则采用实体(Entity)-结构体(Architecture)的方式来进行四位全加器的设计：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity FourBitAdder is
Port ( 
    A : in STD_LOGIC_VECTOR(3 downto 0); -- 输入向量A
    B : in STD_LOGIC_VECTOR(3 downto 0); -- 输入向量B
    Sum : out STD_LOGIC_VECTOR(3 downto 0)-- 和输出向量Sum
);
end FourBitAdder;

architecture Behavioral of FourBitAdder is
begin
process(A,B)
variable temp : unsigned(3 downto 0);
begin
temp := unsigned(A) + unsigned(B);
Sum <= std_logic_vector(temp);
end process;
end Behavioral;

这段程序首先声明了库文件及使用的包；接着定义了一个名为`FourBitAdder`的实体，该实体拥有三个端口——两个作为输入的数据流`A`, `B`以及一个表示求和后的数据流向量`Sum`;最后，在架构部分实现了具体的逻辑操作过程[^1]。

当编写这些类型的硬件描述语言(HDL)时，重要的是思考所写下的每一个组件最终会在实际硅片上的表现形式而非仅仅关注于软件层面的理解方式[^3]。