写出一个比较完善的eflash model的verilog代码，包括读，写，擦除。

在Verilog HDL中，eFlash (电可擦除闪存) 模型通常会包含存储阵列、地址线、数据线以及控制信号，如读写命令和状态检查。以下是一个简化的eFlash模型示例，它包含了基本的读写擦除功能：

module eFlashMemory (
    input wire clk,                // 时钟信号
    input wire rst_n,              // 清零信号
    input wire [7:0] addr,        // 地址输入
    input wire wr_en,              // 写使能
    input wire rd_en,              // 读使能
    input wire erase_en,           // 擦除使能
    output reg [8:0] data_out,     // 数据输出
    output reg busy,               // 当前操作是否忙
    output reg [1:0] status      // 状态信息（例如：0b00表示正常）
);

// 定义存储单元的数据宽度和容量
localparam DATA_WIDTH = 8;
localparam ARRAY_SIZE = 1024; // 举例为1K字节

// 内部数据结构，可以替换为真实的存储数组
reg [ARRAY_SIZE - 1:0] memory [DATA_WIDTH - 1:0];

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        memory <= {DATA_WIDTH'd0};   // 清空所有存储单元
        busy <= 1'b0;
        status <= 2'b00;
    end else if (wr_en && !busy) begin
        memory[addr] <= data_in;   // 写入数据，假设data_in为输入端口
        busy <= 1'b1;             // 设定为忙状态
        status <= 2'b01;          // 写操作中
        delay(10);                 // 假设写操作需要10个时钟周期完成
    end else if (rd_en && !busy) begin
        data_out <= memory[addr];  // 读取数据
        busy <= 1'b1;             // 设定为忙状态
        status <= 2'b00;          // 正常读取
        delay(10);                 // 假设读操作也需要10个时钟周期完成
    end else if (erase_en && !busy) begin
        // 擦除操作更复杂，这里仅简单处理清除对应地址的数据
        memory[addr] <= '{DATA_WIDTH'd0};
        busy <= 1'b1;
        status <= 2'b10;          // 擦除操作中
        delay(50);                 // 假设擦除操作需要更多时间
    end else
        busy <= 1'b0;             // 没有正在进行的操作
end

// 添加其他必要的接口和状态判断逻辑

endmodule