使用verilog 编写一个一百进制计数器

以下是使用 Verilog 编写的一百进制计数器：

module counter100 (
  input clk,
  input reset,
  output reg [6:0] count
);

always @(posedge clk) begin
  if (reset) begin
    count <= 0;
  end else begin
    if (count == 99) begin
      count <= 0;
    end else begin
      count <= count + 1;
    end
  end
end

endmodule

这个计数器使用了一个 7 位的寄存器来存储当前的计数值，因为 100 的二进制表示需要 7 位。在每个时钟上升沿时，计数器会检查是否需要重置，并且根据当前计数值进行递增或重置操作。注意，这个计数器从 0 开始计数，而不是从 1 开始。