uvm_info has not been declared yet

As an AI language model, I cannot determine the exact reason why uvm_info has not been declared yet without more context about the programming language and the code you are working on. However, in general, uvm_info is a function or macro used in the Universal Verification Methodology (UVM) library for SystemVerilog-based verification environments.

If you are working on a UVM environment, you may need to include the appropriate UVM library files and import the necessary modules in your code to use uvm_info. If you are working on a different programming language or environment, please provide more information so that I can provide a more accurate answer.

相关问题

uvm_info与uvm_report_info的区别

在UVM（Universal Verification Methodology）中，uvm_info和uvm_report_info都是用于打印消息的方法，但它们之间有一些区别。

uvm_info是一个基本的消息打印方法，它可以用来打印一些调试信息或者其他类型的消息。它有一个消息级别参数，可以指定消息的重要性级别，例如，UVM_LOW、UVM_MEDIUM、UVM_HIGH等级别。该方法的语法如下：

uvm_info(component_name, message, verbosity_level)

其中，component_name是消息来源的组件名称，message是要打印的消息，verbosity_level是消息的重要性级别。

uvm_report_info是一个比uvm_info更高级的消息打印方法，它可以根据消息的重要性级别来决定是否打印该消息。它可以设置全局的消息过滤器，以过滤掉一些不需要显示的消息。该方法的语法如下：

uvm_report_info(report_id, message, verbosity_level)

其中，report_id是一个字符串类型的参数，用来标识消息的类型，message是要打印的消息，verbosity_level是消息的重要性级别。

总的来说，uvm_report_info比uvm_info更加灵活和高级，因为它可以根据消息的重要性级别和全局的消息过滤器来决定是否打印该消息。

请逐行注释下面的代码：class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(`gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

这是一个 SystemVerilog 类定义，定义了一个名为 riscv_instr_base_test 的类，继承自 uvm_test。下面是代码解释：

class riscv_instr_base_test extends uvm_test;

定义一个名为 riscv_instr_base_test 的类，继承自 uvm_test。

riscv_instr_gen_config cfg;

定义一个名为 cfg 的 riscv_instr_gen_config 类型变量。

string test_opts;

定义一个名为 test_opts 的字符串类型变量。

string asm_file_name = "riscv_asm_test";

定义一个名为 asm_file_name 的字符串类型变量，并将其初始化为 "riscv_asm_test"。

riscv_asm_program_gen asm_gen;

定义一个名为 asm_gen 的 riscv_asm_program_gen 类型变量。

string instr_seq;

定义一个名为 instr_seq 的字符串类型变量。

int start_idx;

定义一个名为 start_idx 的整型变量。

uvm_coreservice_t coreservice;

定义一个名为 coreservice 的 uvm_coreservice_t 类型变量。

uvm_factory factory;

定义一个名为 factory 的 uvm_factory 类型变量。

uvm_component_utils(riscv_instr_base_test)

宏定义，用于简化组件注册过程。

function new(string name="", uvm_component parent=null);

定义一个构造函数 new。

super.new(name, parent);

调用父类 uvm_test 的构造函数。

void'($value$plusargs("asm_file_name=%0s", asm_file_name));
void'($value$plusargs("start_idx=%0d", start_idx));

从命令行参数中获取 asm_file_name 和 start_idx 的值。

endfunction

构造函数结束。

virtual function void build_phase(uvm_phase phase);

定义一个虚函数 build_phase，用于实现组件的构建过程。

super.build_phase(phase);

调用父类 uvm_test 的 build_phase 函数。

coreservice = uvm_coreservice_t::get();
factory = coreservice.get_factory();

获取 uvm_coreservice_t 和 uvm_factory 实例。

uvm_info(gfn, "Create configuration instance", UVM_LOW)
cfg = riscv_instr_gen_config::type_id::create("cfg");

创建 riscv_instr_gen_config 的实例 cfg。

uvm_info(gfn, "Create configuration instance...done", UVM_LOW)

输出一条消息，表示创建配置实例完成。

uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg);

将 cfg 对象存储到配置数据库中。

if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix};

如果配置文件中指定了 asm_test_suffix，则将其添加到 asm_file_name 的末尾。

if($value$plusargs("instr_seq=%0s", instr_seq)) begin
    factory.set_type_override_by_name("riscv_instr_sequence", instr_seq);
end

如果命令行参数中指定了 instr_seq，则使用该指令序列进行测试。

if (riscv_instr_pkg::support_debug_mode) begin
    factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"});
end

如果支持调试模式，则为 riscv_asm_program_gen 组件设置调试 ROM。

endfunction

build_phase 函数结束。

function void report_phase(uvm_phase phase);

定义一个 report_phase 函数，用于在测试结束时输出测试结果。

uvm_report_server rs;
int error_count;
rs = uvm_report_server::get_server();

获取 uvm_report_server 实例。

error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL);

获取测试过程中出现的警告、错误和致命错误的数量。

if (error_count == 0) begin
    uvm_info("", "TEST PASSED", UVM_NONE);
end else begin
    uvm_info("", "TEST FAILED", UVM_NONE);
end

根据错误数量输出测试结果。

uvm_info("", "TEST GENERATION DONE", UVM_NONE);

输出一条消息，表示测试生成完成。

super.report_phase(phase);

调用父类 uvm_test 的 report_phase 函数。

endfunction

report_phase 函数结束。

virtual function void apply_directed_instr();

定义一个虚函数 apply_directed_instr，用于实现针对指定指令的测试。

endfunction

apply_directed_instr 函数结束。

task run_phase(uvm_phase phase);

定义一个任务 run_phase，用于执行测试过程。

int fd;
for(int i = 0; i < cfg.num_of_tests; i++) begin
    string test_name;
    randomize_cfg();
    riscv_instr::create_instr_list(cfg);
    riscv_csr_instr::create_csr_filter(cfg);
    asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn);
    asm_gen.cfg = cfg;
    asm_gen.get_directed_instr_stream();
    test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx);
    apply_directed_instr();
    uvm_info(gfn, "All directed instruction is applied", UVM_LOW)
    asm_gen.gen_program();
    asm_gen.gen_test_file(test_name);
end

根据配置文件中指定的测试数量循环执行测试：

- 调用 randomize_cfg 函数，随机生成测试配置。
- 调用 create_instr_list 函数，生成指令序列。
- 调用 create_csr_filter 函数，生成 CSR 过滤器。
- 创建 riscv_asm_program_gen 组件实例 asm_gen。
- 将 cfg 对象赋值给 asm_gen 的 cfg 变量。
- 调用 get_directed_instr_stream 函数，获取指定指令流。
- 为测试生成一个文件名，格式为 asm_file_name_测试编号.S。
- 调用 apply_directed_instr 函数，应用指定指令。
- 输出一条消息，表示所有指定指令已经被应用。
- 调用 gen_program 函数，生成汇编代码。
- 调用 gen_test_file 函数，生成测试文件。

endtask

run_phase 任务结束。

virtual function void randomize_cfg();

定义一个虚函数 randomize_cfg，用于随机生成测试配置。

DV_CHECK_RANDOMIZE_FATAL(cfg);
uvm_info(`gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW)

调用 DV_CHECK_RANDOMIZE_FATAL 宏检查随机化过程是否成功，并输出配置信息。

endfunction

randomize_cfg 函数结束。

endclass

riscv_instr_base_test 类定义结束。