用74161设计模10计数器的verilog代码

以下是使用 74161 设计模10计数器的 Verilog 代码：

module mod10_counter(
    input clk, // 时钟信号
    input rst, // 复位信号
    output reg [3:0] count // 输出计数值
);

reg [3:0] tmp_count; // 临时计数器
wire [3:0] next_count; // 下一个计数值

// 74161模块实例
counter_74161 u0(
    .clk(clk),
    .rst(rst),
    .en(1),
    .count(tmp_count)
);

// 检测计数器值是否大于等于10
assign next_count = (tmp_count >= 4'b1010) ? 4'b0000 : tmp_count + 1;

// 同步更新计数器值
always @(posedge clk or negedge rst) begin
    if (rst == 0) begin
        count <= 4'b0000; // 复位计数器
    end else begin
        count <= next_count;
    end
end

endmodule

该模块具有时钟信号 clk、复位信号 rst 和输出计数值 count。当 rst 信号为低电平时，计数器被复位为 0。每当时钟信号上升沿到来时，计数器的值加 1。当计数器的值达到 10 时，计数器被重置为 0。输出的计数值 count 是一个 4 位二进制数，可以在外部使用。