9画出主机框图，分别以存数指令“STA M”和加法指令"ADD M”(M均为主存地址)为例，在图中按序标出完成该指令(包括取指阶段)的信息流程(如-→)。假设主存容量为256M×32位，在指令字长、存储字长、机器字长相等的条件下，指出图中各寄存器的位数。

为了帮助您理解主机框图，我会简要描述并绘制一个基本示意图。在这个示例中，我们考虑的是一台简单的单地址指令计算机架构，主要包括以下几个部分：

1. **指令输入** (I): 这里通常是一个8位或16位指令寄存器（Instruction Register, IR），用于存放当前执行的指令。

2. **指令译码** (D): 当接收到STA M 或 ADD M 指令时，会有一个译码部件解析指令，可能包含一个7位地址字段（因为256MB = 2^28 字节，所以地址宽度为28 - log2(256) ≈ 7位）。

3. **操作数地址生成** (A): 根据指令的内容，从IR生成相应的内存地址。例如，对于STA M，地址直接来自IR；而对于ADD M，可能需要额外的立即寻址字段或者PC值加上偏移量。

4. **数据总线** (Bus): 连接到主存和算术逻辑单元（ALU），传输数据。

5. **主存** (Memory): 容量为256MB × 32位，每条数据线32位。

6. **ALU** (Arithmetic Logic Unit): 执行加法或存储操作。如果采用双操作数模式，它可能有自己的通用寄存器（比如32位的运算结果寄存器）。

7. **通用寄存器组** (R): 可能包括若干32位通用寄存器，如程序计数器(PC), 状态寄存器等。

8. **数据缓存** (Cache, 如果有的话): 通常对高速访问提供辅助存储空间，这里暂不画出细节。

9. **控制逻辑** (Control): 决定何时从主存读取数据，何时写回结果，以及下一条指令的获取等。

完成指令过程大致如下：

IR -> 指令译码 -> 地址生成 -> 数据总线 -> 主存（读取或写入）-> ALU -> 寄存器或数据缓存 -> 控制逻辑 -> 更新PC -> 下一条指令

STA M 和 ADD M 示例：
IR -> [解码] -> M[7:0] -> Data Bus -> [读取或写入] M[M[7:0]] -> ALU (读取寄存器内容，无操作) -> R[对应位置] -> 控制逻辑更新R
IR -> [解码] -> M[7:0] -> Data Bus -> [读取] M[M[7:0]] -> ALU (+ R[对应位置]) -> R[对应位置] -> 控制逻辑更新R

每个寄存器的位数取决于系统设计，但通常IR、地址字段和ALU结果寄存器为32位，其他可能为16或32位，具体取决于硬件规格。