FPGA通讯SPI 从机代码

以下是FPGA通信SPI从机代码的简单示例：

module spi_slave(
    input wire clk,
    input wire rst,
    input wire spi_cs,
    input wire spi_clk,
    input wire spi_mosi,
    output wire spi_miso
);

reg [7:0] data_reg;
reg [2:0] state;

assign spi_miso = (state == 3) ? data_reg[7] : 1'b1;

always @(posedge clk or negedge rst) begin
    if (!rst) begin
        state <= 0;
        data_reg <= 8'h00;
    end else begin
        case (state)
            0: if (!spi_cs) begin
                   state <= 1;
               end
            1: begin
                   state <= 2;
                   data_reg <= 8'h00;
               end
            2: begin
                   state <= 3;
               end
            3: begin
                   data_reg <= {spi_mosi, data_reg[6:1]};
                   state <= 2;
               end
        endcase
    end
end

endmodule

该代码实现了一个简单的SPI从机，接收来自主机的数据并将其存储在寄存器中。当主机想要从寄存器中读取数据时，从机将在MISO线上返回数据的最高位。在此示例中，从机只能处理8位数据。如果需要处理更长的数据，可以将`data_reg`扩展为更长的寄存器。同时，该代码还实现了一个简单的状态机以控制从机的行为。