verilog 带延时的积分器

以下是一个简单的 Verilog 代码，实现带延时的积分器：

module delay_integrator (
    input clk, // 时钟信号
    input reset, // 复位信号
    input signed [31:0] in, // 输入信号
    output signed [31:0] out // 输出信号
);

reg signed [31:0] sum; // 积分器的累加和
reg signed [31:0] delay_sum; // 带延时的累加和（上一个时钟周期的值）

always @(posedge clk) begin
    if (reset) begin
        sum <= 0;
        delay_sum <= 0;
    end else begin
        sum <= sum + in; // 累加输入信号
        delay_sum <= sum; // 更新带延时的累加和
    end
end

assign out = delay_sum; // 输出带延时的累加和

endmodule

该代码使用了两个累加器，一个是正常的累加器，用于累加输入信号；另一个是带延时的累加器，用于输出上一个时钟周期的累加和。在每个时钟周期的上升沿时，若复位信号为高电平，则清零两个累加器；否则，正常累加输入信号，并更新带延时的累加和为当前的累加和。最后，将带延时的累加和作为输出信号。

注意，该代码中的输入信号和输出信号都是有符号的 32 位整数，可以根据需要修改位宽和信号类型。