编写一个fpga的交织，交织的规则是将输入的36bit的数据分成六行六列，将此六组的数据右移一位后。将新的数据按照从小到大的顺序按列读出。

好的，我理解了你的问题。对于这个问题，我们可以使用Verilog HDL编写一个FPGA交织器。以下是一个可能的实现：

module interleave(input clk, input [35:0] data_in, output reg [35:0] data_out);
    reg [5:0] row, col;
    reg [35:0] buffer [0:5][0:5];
    integer i, j;

    always @(posedge clk) begin
        // Shift data right by 1 bit
        for (i = 0; i < 6; i = i + 1) begin
            for (j = 0; j < 6; j = j + 1) begin
                if (j == 0) begin
                    buffer[i][j] <= {1'b0, data_in[(5-i)*6 + 5: (5-i)*6]};
                end
                else begin
                    buffer[i][j] <= buffer[i][j-1];
                end
            end
        end

        // Read out data in column order
        for (j = 0; j < 6; j = j + 1) begin
            for (i = 0; i < 6; i = i + 1) begin
                data_out <= buffer[i][col];
                col <= col + 1;
                if (col == 6) begin
                    col <= 0;
                    row <= row + 1;
                end
            end
        end
    end
endmodule

这个交织器模块有一个时钟输入和一个36位的数据输入。模块内部维护了一个6x6的缓冲区，用于存储输入数据。在每个时钟周期中，模块将缓冲区中的数据向右移动一位，并重新排列缓冲区中的数据，使其按照从小到大的顺序排列。最后，模块按列顺序输出缓冲区中的数据。

请注意，这只是一个可能的实现。实际的实现可能会因为具体的需求而有所不同。