verilog hdl 写一个状态机

好的，这里是一个简单的 Verilog HDL 状态机示例：

module state_machine(
  input clk,
  input reset,
  output reg out
);

  // 定义状态枚举
  typedef enum logic [1:0] {
    STATE_A,
    STATE_B,
    STATE_C,
    STATE_D
  } state_t;

  // 定义状态寄存器和下一个状态信号
  reg [1:0] state_reg, next_state;

  // 定义状态转移逻辑
  always @(posedge clk, posedge reset) begin
    if (reset) begin
      state_reg <= STATE_A;
    end else begin
      state_reg <= next_state;
    end
  end

  // 定义下一个状态逻辑
  always @(*) begin
    case (state_reg)
      STATE_A: begin
        out <= 0;
        next_state = STATE_B;
      end
      STATE_B: begin
        out <= 1;
        next_state = STATE_C;
      end
      STATE_C: begin
        out <= 0;
        next_state = STATE_D;
      end
      STATE_D: begin
        out <= 1;
        next_state = STATE_A;
      end
      default: next_state = STATE_A;
    endcase
  end

endmodule

这个状态机有四个状态，从 STATE_A 开始，每个状态都会改变输出 out 的值。您可以根据需要修改状态和状态转移逻辑。