1，使用基本逻辑门设计低电平输出有效的3-8译码设计一个4路选择器件，封装后实现一个3人表决器

好的，针对您的问题，我将进行解答。

首先，我们需要使用基本逻辑门（如与门、或门、非门等）来设计低电平输出有效的3-8译码器。下面是一种可能的解决方案：


该电路图中使用了两个与门和三个非门。它的工作原理如下：

当输入A、B、C为000时，非门的输出为111，与门的输出为1，其他与门的输出均为0，最终译码器的输出Y0为1，其他输出均为0。

当输入A、B、C为001时，非门的输出为110，与门的输出为0，其他与门的输出均为0，最终译码器的输出Y1为1，其他输出均为0。

以此类推，我们可以得到3-8译码器的完整真值表和电路图。

接下来，我们需要将该电路封装成一个可重复使用的模块，以方便后续的设计。

一个常用的封装方法是使用Verilog HDL语言编写一个模块，然后将其实例化到顶层设计中。下面是一个可能的Verilog HDL代码示例：

module decoder3x8(
    input A, B, C,
    output [7:0] Y
);

wire nA, nB, nC;

assign nA = ~A;
assign nB = ~B;
assign nC = ~C;

assign Y[0] = nA & nB & nC;
assign Y[1] = nA & nB & C;
assign Y[2] = nA & B & nC;
assign Y[3] = nA & B & C;
assign Y[4] = A & nB & nC;
assign Y[5] = A & nB & C;
assign Y[6] = A & B & nC;
assign Y[7] = A & B & C;

endmodule

该代码定义了一个名为“decoder3x8”的模块，它有三个输入端口A、B、C和八个输出端口Y0-Y7。模块内部使用了与门和非门来实现3-8译码器的功能。

接下来，我们可以使用该译码器来设计一个4路选择器件。具体实现方法如下：

首先，我们将4个输入信号分别连接到4个与门的输入端口上。然后，将与门的输出连接到3个选择信号的输入端口上，并将另一个选择信号连接到一个反向器的输入端口上。最后，将选择信号和输入信号分别连接到一个4路多路选择器的输入端口上，将选择器的输出连接到一个LED灯或其他输出设备上，以显示选择结果。

下面是一个可能的电路图示例：


该电路中使用了一个3-8译码器、4个与门、一个反向器和一个4路多路选择器。它的工作原理如下：

当选择信号为000时，反向器的输出为1，与门的输出均为0，4路多路选择器的输出为第一个输入信号。

当选择信号为001时，反向器的输出为0，与门的输出为0，4路多路选择器的输出为第二个输入信号。

当选择信号为010时，反向器的输出为0，与门的输出为0，4路多路选择器的输出为第三个输入信号。

当选择信号为011时，反向器的输出为0，与门的输出为1，4路多路选择器的输出为第四个输入信号。

以此类推，我们可以实现4路选择器的功能。

最后，我们可以使用封装好的4路选择器来实现3人表决器。具体实现方法与上述的3人表决器相似。

首先，我们将三个人的投票情况分别连接到4路选择器的输入端口上。然后，将选择信号的输入端口连接到三个选择信号的输出端口上。最后，将选择器的输出连接到一个LED灯或其他输出设备上，以显示表决结果。

下面是一个可能的电路图示例：


该电路中使用了一个4路选择器和一个LED灯。它的工作原理与上述的3人表决器相似。

综上所述，我们可以使用基本逻辑门设计低电平输出有效的3-8译码器，并将其封装成一个可重复使用的模块。然后，使用该模块来实现4路选择器和3人表决器，以方便实际应用。