写一段具有systemverilog风格的testbench

在SystemVerilog中，编写一个testbench通常包括定义测试模块、测试用例、驱动信号的激励（stimulus）以及验证结果的检查机制。以下是一个简单的SystemVerilog testbench示例：

module tb_example();
  // 定义测试信号
  reg clk;
  reg rst_n;
  reg start;
  wire done;

  // 实例化待测试的模块，这里假设为example_unit
  example_unit uut (
    .clk(clk),
    .rst_n(rst_n),
    .start(start),
    .done(done)
  );

  // 生成时钟信号
  initial begin
    clk = 0;
    forever #5 clk = ~clk; // 产生周期为10个时间单位的时钟信号
  end

  // 初始化测试，复位和开始测试信号
  initial begin
    // 初始化测试变量
    rst_n = 0;
    start = 0;
    
    // 重置待测试模块
    #100;
    rst_n = 1;
    
    // 等待复位完成
    #50;
    
    // 开始测试
    start = 1;
    #100;
    start = 0;
    
    // 等待测试完成
    wait(done);
    
    // 测试结束后的处理
    #20;
    $finish; // 结束仿真
  end
  
  // 监视信号变化
  initial begin
    $monitor("Time = %0t : rst_n = %b, start = %b, done = %b", $time, rst_n, start, done);
  end
endmodule

// 假设的被测试模块
module example_unit(
  input clk,
  input rst_n,
  input start,
  output reg done
);
  // 模块内部的实现代码
  always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
      // 复位逻辑
      done <= 0;
    end else if (start) begin
      // 测试逻辑
      // ...
      done <= 1; // 假设测试完成后done信号置为1
    end
  end
endmodule

在这个示例中，我们定义了一个名为`tb_example`的测试模块，它实例化了一个待测试的模块`example_unit`。我们创建了时钟信号`clk`，复位信号`rst_n`以及测试启动信号`start`，并使用`$monitor`来监视这些信号的状态变化。初始化块`initial`用来模拟复位和启动序列，以及结束测试的条件。