Error (10200): Verilog HDL Conditional Statement error at fee_0.v(10): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct

这个错误提示是在 Verilog HDL 的代码中出现的，通常表示在一个 always 块中出现了条件语句，但是条件语句的判断条件与 always 块的敏感边缘不匹配。

举个例子，如果你的 always 块是在 posedge 时执行：

always @(posedge clk) begin
  if (some_condition) begin
    ...
  end
end

那么你的条件语句应该是与 posedge 对应的信号，比如：

always @(posedge clk) begin
  if (reset == 1'b1) begin
    ...
  end
end

如果你的条件语句不是与 posedge 对应的信号，比如：

always @(posedge clk) begin
  if (data_ready == 1'b1) begin
    ...
  end
end

那么就会出现类似于上面的错误提示。

要解决这个错误，你需要检查条件语句的判断条件是否与 always 块的敏感边缘匹配。如果不匹配，需要重新设计代码，确保条件语句的判断条件与 always 块的敏感边缘匹配。