E: Verilog-4163: [F:/PGAwork/flow-led/prj/source/rtl/flow-led.v(line number: 7)] Global declarations are illegal in verilog, Enable SystemVerilog features first.

这个错误提示表明您的Verilog代码包含了SystemVerilog的全局声明，但是您的编译器没有启用SystemVerilog功能。SystemVerilog是Verilog HDL的扩展，它添加了一些新的特性和语法。如果您想使用SystemVerilog中的某些特性，您需要在编译器中启用SystemVerilog功能。

要启用SystemVerilog功能，您可以在编译器命令行中添加选项“-sv”，或者在编译器设置中启用SystemVerilog支持。在启用SystemVerilog功能后，您可以使用SystemVerilog中的全局声明，例如`typedef`、`struct`等。

如果您的代码中没有使用SystemVerilog的全局声明，那么请检查您的代码，确保没有使用SystemVerilog的语法或特性。

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E: Verilog-4163: [F:/PGAwork/flow-led/prj/source/rtl/flow-led.v(line number: 8)] Global declarations are illegal in verilog, Enable SystemVerilog features first.

这个错误提示表明您的Verilog代码包含了SystemVerilog的全局声明，但是您的编译器没有启用SystemVerilog功能。SystemVerilog是Verilog HDL的扩展，它添加了一些新的特性和语法。如果您想使用SystemVerilog中的某些特性，您需要在编译器中启用SystemVerilog功能。

要启用SystemVerilog功能，您可以在编译器命令行中添加选项“-sv”，或者在编译器设置中启用SystemVerilog支持。在启用SystemVerilog功能后，您可以使用SystemVerilog中的全局声明，例如`typedef`、`struct`等。

如果您的代码中没有使用SystemVerilog的全局声明，那么请检查您的代码，确保没有使用SystemVerilog的语法或特性。

E: Verilog-4005: [F:/PGAwork/flow-led/prj/source/rtl/flow-led.v(line number: 12)] Syntax error near always

这个错误提示表明您的Verilog代码中有一个语法错误，具体位置在第12行附近，可能是在`always`关键字附近。在Verilog中，`always`关键字用于声明组合逻辑或时序逻辑的行为。通常的语法格式为：

always @(sensitivity list)
begin
    // some logic here
end

其中`sensitivity list`是一个信号列表，它指定了在这个always块中所关注的信号。在这个错误提示中，可能是由于您的`always`语句的语法不正确导致的。可以检查一下`sensitivity list`是否正确，以及在`begin`和`end`之间是否有适当的逻辑。