编写完整VHDL代码，描述一个8位数据的4选1数据选择器（提示：即其中4个输入都是8位的数据，从这8个中选1个送到输出

好的，下面是一个简单的8位数据的4选1数据选择器的VHDL代码描述：

entity selector is
    port (
        input0 : in std_logic_vector(7 downto 0);
        input1 : in std_logic_vector(7 downto 0);
        input2 : in std_logic_vector(7 downto 0);
        input3 : in std_logic_vector(7 downto 0);
        select : in std_logic_vector(1 downto 0);
        output : out std_logic_vector(7 downto 0)
    );
end selector;

architecture Behavioral of selector is
begin
    process (input0, input1, input2, input3, select)
    begin
        case select is
            when "00" =>
                output <= input0;
            when "01" =>
                output <= input1;
            when "10" =>
                output <= input2;
            when "11" =>
                output <= input3;
        end case;
    end process;
end Behavioral;

在这个代码中，我们定义了一个名为 `selector` 的实体，它有四个输入端口 `input0`、`input1`、`input2` 和 `input3`，分别代表四个8位的输入数据。此外，我们还有一个双位选择端口 `select`，用于指定要传递到输出端口 `output` 的数据输入是哪个。输出端口 `output` 是一个8位的输出端口，它将选中的数据输出。

在体系结构部分，我们使用了一个 `process` 进程来处理输入的数据和选择信号。在该进程中，我们使用了一个 `case` 语句来根据选择信号 `select` 的值选择要传递到输出端口的输入数据。在每个 `when` 子句中，我们将选中的输入数据传递到输出端口 `output` 上。

这样，我们就完成了一个简单的8位数据的4选1数据选择器的VHDL代码描述。