task里可以使用always语句吗_Verilog 里面，always，assign和always@(*)区别

在 Verilog 中，always 语句可以用来建立组合逻辑或时序逻辑电路。always 语句的语法为：

always @(sensitivity_list)
begin
  //statements
end

其中，sensitivity_list 列出了 always 语句所依赖的信号列表，可以是 posedge、negedge 或任何信号。

在 always 语句中，可以使用 always @(*) 这样的语法来表示 always 语句的敏感列表包含了代码中使用的所有信号。这种语法通常用于组合逻辑中。

assign 语句用于建立连续赋值电路，语法为：

assign output = expression;

其中，expression 可以是任何表达式，包括组合逻辑和时序逻辑。

always @(*) 和 assign 语句都用于建立组合逻辑电路，但是它们的不同点在于：

- always @(*) 语句是一个代码块，其中可以包含多个语句，而 assign 语句只能有一个语句。
- always @(*) 语句可以包含时序逻辑，而 assign 语句只能包含组合逻辑。

因此，在使用时需要根据需要选择合适的语句来建立电路。