system verilog 数组的定义

在 SystemVerilog 中，数组可以用以下语法进行定义：

<data_type> <array_name>[<dimension_1>][<dimension_2>]...[<dimension_n>];

其中，

- `<data_type>` 表示数组中元素的数据类型。
- `<array_name>` 表示数组的名称。
- `<dimension_1>`、`<dimension_2>`、...、`<dimension_n>` 表示数组的维数，每个维度可以是一个具体的数值或一个参数。

例如，定义一个包含 10 个整数的数组可以如下所示：

int my_array[10];

定义一个 2 行 3 列的二维数组可以如下所示：

int my_array[2][3];

定义一个 3 行 4 列的二维数组，其中每一行的列数由一个参数 `WIDTH` 决定，可以如下所示：

parameter WIDTH = 4;
int my_array[3][WIDTH];

需要注意的是，在 SystemVerilog 中，数组下标从 0 开始。因此，上述二维数组的索引范围分别是 0~1 和 0~3。