对于型号xc7a35tifgg484-1L的FPGA器件，使用vivado实现：对按键KEY0的按下次数计数并在数码管上显示，每按下抬起一次KEY0计数加1，计数到16时归零，按照16进制在数码管的一位上显示,按下复位按钮后计数归零。详细说明具体流程以及对约束文件的说明

首先，我们需要了解FPGA的硬件资源。型号xc7a35tifgg484-1L的FPGA器件有35,200个逻辑单元（LUT）和90个DSP48E1（数字信号处理器），以及一些其他资源。在这个问题中，我们需要使用FPGA的输入输出引脚和时钟资源。

下面是实现该功能的大致流程：

1. 确定输入、输出和时钟资源
- 输入：KEY0按键（一个引脚）
- 输出：数码管（4个引脚，每个引脚对应一个数码管的一位，共4位）
- 时钟：FPGA板子上的时钟源（一个引脚）

2. 编写Verilog代码
- 首先，我们需要对按键的按下次数进行计数。可以使用一个计数器模块实现，每次按下KEY0时计数器加1。当计数器的值达到16时，计数器清零。
- 其次，我们需要将计数器的值转换为16进制并在数码管上显示。可以使用一个转换模块实现，将计数器的值转换为4位的16进制数，并输出到数码管上。
- 最后，我们需要添加按下复位按钮后计数器清零的功能。可以使用一个复位模块实现，当复位按钮按下时，计数器清零。

3. 设计约束文件
- 确定输入、输出和时钟资源的引脚号。
- 确定时钟频率和时钟约束。

下面是Verilog代码的示例：

module counter(
  input clk,
  input rst,
  input key0,
  output reg [3:0] hex_out
);

reg [3:0] count;

always @(posedge clk) begin
  if (rst) begin
    count <= 0;
  end else if (key0) begin
    count <= count == 15 ? 0 : count + 1;
  end
end

assign hex_out = count;

endmodule

module hex_display(
  input clk,
  input [3:0] hex_in,
  output reg [6:0] seg_out
);

reg [3:0] hex;

always @(posedge clk) begin
  hex <= hex_in;
end

always @* begin
  case (hex)
    4'h0: seg_out = 7'b1000000;
    4'h1: seg_out = 7'b1111001;
    4'h2: seg_out = 7'b0100100;
    4'h3: seg_out = 7'b0110000;
    4'h4: seg_out = 7'b0011001;
    4'h5: seg_out = 7'b0010010;
    4'h6: seg_out = 7'b0000010;
    4'h7: seg_out = 7'b1111000;
    4'h8: seg_out = 7'b0000000;
    4'h9: seg_out = 7'b0011000;
    4'ha: seg_out = 7'b0001000;
    4'hb: seg_out = 7'b0000011;
    4'hc: seg_out = 7'b0100111;
    4'hd: seg_out = 7'b0100001;
    4'he: seg_out = 7'b0000110;
    4'hf: seg_out = 7'b0001110;
    default: seg_out = 7'b1111111;
  endcase
end

endmodule

module top(
  input clk,
  input rst,
  input key0,
  output reg [3:0] hex_out,
  output reg [3:0] anode_out
);

wire [3:0] counter_out;
wire [6:0] hex_display_out;

counter counter_inst(
  .clk(clk),
  .rst(rst),
  .key0(key0),
  .hex_out(counter_out)
);

hex_display hex_display_inst(
  .clk(clk),
  .hex_in(counter_out),
  .seg_out(hex_display_out)
);

assign anode_out = 4'b1110;

assign {anode_out[3], anode_out[2], anode_out[1], anode_out[0]} = 
  {hex_display_out[6], hex_display_out[5], hex_display_out[4], hex_display_out[3]};

endmodule

在约束文件中，我们需要指定时钟的引脚号和频率，以及按键和数码管的引脚号。假设时钟频率为50MHz，按键的引脚号为FPGA上的PUSH按钮，数码管的引脚号为FPGA上的7段数码管：

set_property -dict { PACKAGE_PIN N17   IOSTANDARD LVCMOS33 } [get_ports { clk }];
create_clock -add -name sys_clk_pin -period 20.000 -waveform {0.000 10.000} [get_ports {clk}];

set_property -dict { PACKAGE_PIN W19   IOSTANDARD LVCMOS33 } [get_ports { key0 }];
set_property -dict { PACKAGE_PIN T17   IOSTANDARD LVCMOS33 } [get_ports { anode[0] }];
set_property -dict { PACKAGE_PIN U16   IOSTANDARD LVCMOS33 } [get_ports { anode[1] }];
set_property -dict { PACKAGE_PIN E19   IOSTANDARD LVCMOS33 } [get_ports { anode[2] }];
set_property -dict { PACKAGE_PIN U14   IOSTANDARD LVCMOS33 } [get_ports { anode[3] }];
set_property -dict { PACKAGE_PIN V17   IOSTANDARD LVCMOS33 } [get_ports { seg[0] }];
set_property -dict { PACKAGE_PIN U17   IOSTANDARD LVCMOS33 } [get_ports { seg[1] }];
set_property -dict { PACKAGE_PIN U18   IOSTANDARD LVCMOS33 } [get_ports { seg[2] }];
set_property -dict { PACKAGE_PIN V18   IOSTANDARD LVCMOS33 } [get_ports { seg[3] }];

set_input_delay -clock sys_clk_pin -max 2.000 [get_ports {key0}];
set_output_delay -clock sys_clk_pin -max 2.000 [get_ports {anode[0]}];
set_output_delay -clock sys_clk_pin -max 2.000 [get_ports {anode[1]}];
set_output_delay -clock sys_clk_pin -max 2.000 [get_ports {anode[2]}];
set_output_delay -clock sys_clk_pin -max 2.000 [get_ports {anode[3]}];
set_output_delay -clock sys_clk_pin -max 2.000 [get_ports {seg[0]}];
set_output_delay -clock sys_clk_pin -max 2.000 [get_ports {seg[1]}];
set_output_delay -clock sys_clk_pin -max 2.000 [get_ports {seg[2]}];
set_output_delay -clock sys_clk_pin -max 2.000 [get_ports {seg[3]}];

最后，将Verilog代码和约束文件导入到Vivado中，进行综合、实现和生成比特流文件即可。注意，在生成比特流文件之前，需要确认约束文件中的引脚号与实际硬件连接的引脚号是一致的。