设计一个数据宽度为 8,深度为 4 的同步 FIFO；RST_B 为系统异步复 位，低电平有效；除 RST_B 外，所有输入信号同步于时钟 SYSCLK 的上升沿； FIFO 满时，FULL 为高电平 1，对 FIFO 的写操作无效; FIFO 空时，EMPTY 为高 电平 1，对 FIFO 的读操作无效。

好的，以下是基于Verilog HDL的同步FIFO的设计：

module fifo_sync(
    input clk,          // 时钟信号
    input rst_b,        // 异步复位信号，低电平有效
    input we,           // 写使能信号
    input re,           // 读使能信号
    input [7:0] data_in,// 写入数据
    output reg [7:0] data_out, // 读出数据
    output reg full,    // FIFO满标志
    output reg empty    // FIFO空标志
);

parameter DEPTH = 4;    // FIFO深度
reg [7:0] fifo [0:DEPTH-1]; // FIFO存储器
reg [1:0] wp;          // 写指针
reg [1:0] rp;          // 读指针

// 异步复位电路，确保在复位期间，FIFO处于空状态
always @ (posedge clk or negedge rst_b) begin
    if (!rst_b) begin
        wp <= 2'b00;
        rp <= 2'b00;
        full <= 1'b0;
        empty <= 1'b1;
    end
end

// 同步读写指针
always @ (posedge clk) begin
    if (!rst_b) begin
        wp <= 2'b00;
        rp <= 2'b00;
        full <= 1'b0;
        empty <= 1'b1;
    end else begin
        if (we && !full) begin
            fifo[wp] <= data_in;
            wp <= wp + 1;
            if (wp == DEPTH-1) full <= 1'b1;
            if (!empty) empty <= 1'b0;
        end
        if (re && !empty) begin
            data_out <= fifo[rp];
            rp <= rp + 1;
            if (rp == DEPTH-1) empty <= 1'b1;
            if (!full) full <= 1'b0;
        end
    end
end

endmodule

在这个设计中，我们使用了一个深度为4，宽度为8的FIFO存储器来存储数据，使用了两个2位的指针wp和rp来记录写入和读出的位置。

异步复位电路在复位期间将指针和FIFO状态重置为初始状态。同步读写指针的代码中，我们通过判断we和re的值来进行读写操作，并在满或空状态时更新full和empty的值。

这是一个简单的同步FIFO设计，实现了题目要求的所有功能。当FIFO满时，写操作无效；当FIFO空时，读操作无效。