Verilog用if_else语句实现编码器

以下是使用Verilog语言实现优先编码器电路的示例，其中使用了if-else语句：

module priority_encoder(input [7:0] data_in, output reg [2:0] code_out);

always @ (data_in) begin
    if (data_in[7] == 1) begin
        code_out = 3'b111;
    end else if (data_in[6] == 1) begin
        code_out = 3'b110;
    end else if (data_in[5] == 1) begin
        code_out = 3'b101;
    end else if (data_in[4] == 1) begin
        code_out = 3'b100;
    end else if (data_in[3] == 1) begin
        code_out = 3'b011;
    end else if (data_in[2] == 1) begin
        code_out = 3'b010;
    end else if (data_in[1] == 1) begin
        code_out = 3'b001;
    end else if (data_in[0] == 1) begin
        code_out = 3'b000;
    end
end

endmodule

在上述代码中，输入信号为8位二进制数data_in，输出信号为3位二进制数code_out。if-else语句用于判断输入信号的优先级，并将对应的编码输出。如果没有任何输入信号，则编码器会输出全零的代码。