verilog中logic数据类型

在Verilog中，logic数据类型是对reg数据类型的改进。它除了可以作为一个变量之外，还可以被连续赋值、门单元和模块所驱动。logic是一个更合适的名字，用来表示任何可以使用线网的地方。与reg不同的是，logic不能拥有多个结构性驱动。因此，在连接不同模块时，可以使用logic数据类型来驱动端口。\[1\]\[2\]\[3\]
#### 引用[.reference_title]
- *1* [【SystemVerilog】数据类型（1）logic](https://blog.csdn.net/m0_52840978/article/details/122150271)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item]
- *2* [【SystemVerilog基础】1.数据类型](https://blog.csdn.net/weixin_38967029/article/details/125508409)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item]
- *3* [【SystemVerilog 之数据类型】~ 数据类型、Logic 类型、数组（定宽数组、动态数组、队列、关联数组、链表）](https://blog.csdn.net/qq_40549426/article/details/125192249)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item]
[ .reference_list ]