编写jk触发器的VHDL程序(要求采用if-then语句及CASE语句设计)，其中CLK为下降沿触发的时钟端，J、K为触发输入端，RESET为低电平有效的异步清0端，SET为低电平有效的异步置1端，Q和QB为一对互补的输出端。

在 VHDL 中编写 JK 触发器的程序，通常会结合 if-then 语句和 case 语句来实现。JK触发器允许基于 J 和 K 输入的不同组合存储状态。下面是一个基本的 VHDL 代码示例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity JKTrigger is
    Port (
        CLK : in STD_LOGIC;            -- 时钟输入
        J   : in STD_LOGIC;            -- 触发输入 J
        K   : in STD_LOGIC;            -- 触发输入 K
        RESET : in STD_LOGIC;          -- 异步清零信号
        SET  : in STD_LOGIC;          -- 异步置一信号
        Q    : out STD_LOGIC;         -- 输出 Q
        QB   : out STD_LOGIC           -- 输出 QB (Q的互补)
    );
end JKTrigger;

architecture Behavioral of JKTrigger is
begin
    process(CLK, RESET, SET, J, K)
    begin
        if (rising_edge(CLK) and not RESET) then -- 当时钟上升沿到来并且未清零
            case (J, K) is
                when '0', '0' => Q <= Q; -- 状态保持
                when '0', '1' => Q <= NOT QB; -- 翻转
                when '1', '0' => Q <= QB; -- 置位
                when others => Q <= 'X'; -- 错误输入处理（这里通常设置为无效）
            end case;
        elsif RESET = '1' then -- 如果收到清零信号，则清零输出
            Q <= '0';
            QB <= '0';
        end if;
        
        QB <= NOT Q; -- 生成Q的互补输出
    end process;
end Behavioral;

--