试着用vhdl写一个4位的并入并出的移位寄存器

下面是一个简单的4位并入并出的移位寄存器的VHDL代码：

library ieee;
use ieee.std_logic_1164.all;

entity shift_reg is
  port (
    clk  : in  std_logic;
    rst  : in  std_logic;
    din  : in  std_logic_vector(3 downto 0);
    dout : out std_logic_vector(3 downto 0)
  );
end shift_reg;

architecture behavior of shift_reg is
  signal reg : std_logic_vector(3 downto 0);
begin
  process(clk, rst)
  begin
    if rst = '1' then
      reg <= (others => '0');
    elsif rising_edge(clk) then
      reg <= din & reg(3); -- 移位操作
    end if;
  end process;

  dout <= reg;
end behavior;

该代码定义了一个名为`shift_reg`的实体，包含4个端口：时钟`clk`、复位`rst`、并入数据`din`和并出数据`dout`。在`behavior`架构中，使用了一个寄存器`reg`来存储当前的状态，并通过`process`进程来实现移位寄存器的功能。

在进程中，首先检查复位信号`rst`是否为高电平，如果是，则将寄存器`reg`中所有位都清零。否则，检查时钟信号`clk`是否出现了上升沿，如果出现了上升沿，则将并入数据`din`和寄存器中的数据向左移动一位，并将移出的最高位赋值给寄存器的最低位。

最后，将寄存器中的数据赋值给并出数据`dout`，完成移位寄存器的输出。

注意：以上代码仅供参考，可能需要根据具体需求进行修改和调整。