举几个verilog中相对延时和绝对延时的代码例子

相对延时的例子：

1. #10 a = b; //延时10个时间单位后再执行a=b操作
2. repeat(5)@(posedge clk) a <= b; //每个时钟上升沿后延时5个时间单位再执行a<=b操作
3. always@(posedge clk) #5 a <= b; //每个时钟上升沿后延时5个时间单位再执行a<=b操作

绝对延时的例子：

1. #10000 $finish; //延时10000个时间单位后结束仿真
2. #200 $monitor("a=%d, b=%d", a, b); //延时200个时间单位后输出a和b的值
3. initial #50 $display("initial delay of 50 time units"); //延时50个时间单位后输出"initial delay of 50 time units"