quartus ii 八选一数据选择器程序

以下是一个八选一数据选择器的 Verilog 代码示例：

module mux8to1 (out, in0, in1, in2, in3, in4, in5, in6, in7, sel);

output out;
input in0, in1, in2, in3, in4, in5, in6, in7, sel;

wire [7:0] data_in;
assign data_in = {in7, in6, in5, in4, in3, in2, in1, in0};

reg [2:0] select;

always @ (sel)
begin
    case (sel)
        3'b000: select = 3'b000;
        3'b001: select = 3'b001;
        3'b010: select = 3'b010;
        3'b011: select = 3'b011;
        3'b100: select = 3'b100;
        3'b101: select = 3'b101;
        3'b110: select = 3'b110;
        3'b111: select = 3'b111;
        default: select = 3'b000;
    endcase
end

assign out = data_in[select];

endmodule

说明：

- `in0` 到 `in7` 是 8 个输入信号。
- `sel` 是 3 个选择信号，用于选择要输出的输入信号。
- `data_in` 是一个 8 位宽的线，用于将 8 个输入信号连接成一个向量。
- `select` 是一个 3 位宽的寄存器，用于存储选择信号的值。
- `always` 块会在 `sel` 发生变化时执行，根据 `sel` 的值更新 `select` 的值。
- `assign` 语句用于将选择的输入信号输出到 `out` 线上。

这个代码可以通过 Quartus II 编译器编译成 FPGA 可以识别的二进制文件。在 Quartus II 中，你需要创建一个新的工程，添加这个文件到工程中，并进行编译和映射等步骤。最后，你需要将生成的二进制文件下载到 FPGA 板上运行。