verilog的译码器

Verilog语言中，译码器通常使用case语句或if语句来实现。以下是一个4-2译码器的例子：

module decoder_4to2(input [3:0] in, output reg [1:0] out);

always @ (in) begin
    case (in)
        4'd0: out <= 2'b00;
        4'd1: out <= 2'b01;
        4'd2: out <= 2'b10;
        4'd3: out <= 2'b11;
        default: out <= 2'b00;
    endcase
end

endmodule

在这个例子中，输入信号`in`是一个4位二进制数，输出信号`out`是一个2位二进制数。case语句根据输入信号的值来设置输出信号的值。如果输入信号的值不在0到3之间，那么默认情况下输出信号的值为`2'b00`。