用verilog写一个48位NCO

module nco48(
input clk,
input reset,
input [15:0] phase_increment,
output reg [47:0] accumulator
);

reg [15:0] phase_acc; // the phase accumulator

always @(posedge clk or posedge reset) begin
if(reset) begin
phase_acc <= 0;
accumulator <= 0;
end else begin
phase_acc <= phase_acc + phase_increment;
accumulator <= {accumulator[31:0], phase_acc}; // shift phase_acc into the upper bits
end
end

endmodule
注：本代码为示例代码，不能保证在所有verilog编译器上正确运行。代码可能存在细微错误，请读者自己根据需要进行修改和测试。