module fsm(output reg out, input in, clock, reset); reg [1:0] currentState, nextState always @(in, currentState) //组合逻辑部分 begin out = ~currentState[1] & currentState[0]; nextState = 0; if (0 == currentState) if (in) nextState = 1; if (1 == currentState) if (in) nextState = 3; if (3 == currentState) begin if (in) nextState = 3; else nextState = 1; end end always @(posedge clock, negedge reset) //时序逻辑部分 begin if (~reset) currentState <= 0; else currentState <= nextState; end endmodulemodule fsmNB( output reg out input in, clock, reset); reg cS1, cS0; always @(cS1, cS0) out = ~cS1 & cS0; always @(posedge clock, negedge reset) begin if (~reset) begin cS1 <= 0; cS0 <= 0; end else begin cS1 <= in & cS0; cS0 <= in | cS0; end end endmodule这是两个在vivado里边用Verilog编写的文件，我要给他们建立一个顶层文件以实现综合，怎么写?

您可以编写一个顶层模块，将这两个模块实例化，并连接它们的输入和输出端口。以下是一个示例顶层模块的代码：

module top(
  output reg out,
  input in,
  input clock,
  input reset
);
  wire fsm_out;
  fsm fsm_inst(.out(fsm_out), .in(in), .clock(clock), .reset(reset));
  fsmNB fsmNB_inst(.out(out), .in(fsm_out), .clock(clock), .reset(reset));
endmodule

在这个顶层模块中，我们首先定义了一个名为`fsm_out`的中间信号，用于连接`fsm`模块的输出和`fsmNB`模块的输入。然后我们实例化了两个模块，分别为`fsm`和`fsmNB`，并将它们的输入和输出端口连接起来。注意，`fsm`模块的输出端口`out`连接到了`fsmNB`模块的输入端口`in`，而`fsmNB`模块的输出端口`out`直接连接到了顶层模块的输出端口`out`。最后，我们将顶层模块的输入端口`in`、`clock`和`reset`分别连接到两个模块的相应端口。

请注意，这只是一个简单的示例，实际的顶层模块可能需要更多的输入和输出端口，并且需要更复杂的模块连接关系，具体实现还需要根据您的具体需求进行调整。