uvm run_test() 是如何跑testcase 的?

时间: 2024-06-04 20:08:17 浏览: 12
`uvm run_test()` 是UVM测试框架中用于运行测试用例的方法。当 `run_test()` 方法被调用时,它会按照以下步骤执行测试用例: 1. 创建一个测试运行控制块(TRC)对象:TRC对象包含了测试运行的所有信息,包括测试用例名称、测试日志、结果统计等。 2. 创建一个测试组件工厂:测试组件工厂用于创建测试用例中的各种组件,包括test、env、seq和driver等。 3. 通过测试组件工厂创建测试用例的主体组件:即test组件。test组件是整个测试用例的核心部分,它包含了测试用例的所有执行逻辑。 4. 初始化测试用例:包括调用test组件的build_phase()和connect_phase()方法,以及env组件、seq组件和driver组件的创建和连接。 5. 运行测试用例:调用test组件的run_phase()方法,开始执行测试用例。 6. 结束测试用例:调用test组件的extract_phase()方法,以及env组件、seq组件和driver组件的销毁和断开连接。 7. 统计测试结果:将测试结果记录到TRC对象中,并输出测试日志。 总之,`uvm run_test()` 方法是一个高级测试控制方法,它封装了测试框架的底层细节,使测试工程师可以更方便地编写和运行测试用例。
相关问题

uvm run_test

在UVM验证平台中,run_test()是最顶层的入口。它是一个全局任务,位于uvm_globals.svh文件中。run_test()任务通过调用uvm_root的run_test任务来创建UVM世界。在run_test()任务中,通过cs.get_root()创建了uvm_root的单例对象,并根据plus args中的UVM_TESTNAME参数创建了uvm_test_top对象。通过调用top.run_test(test_name),可以灵活选择要运行的uvm_test。这种灵活的方式可以避免修改run_test()调用的test名称和重复编译。所以,在仿真时,可以通过传递参数UVM_TESTNAME=<test_name>来指定要调用的uvm_test。 [1 [2 [3<em>1</em><em>2</em><em>3</em> #### 引用[.reference_title] - *1* [UVM入门与进阶学习笔记4——UVM仿真的开始与结束](https://blog.csdn.net/weixin_41979380/article/details/122611839)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v92^chatsearchT3_1"}} ] [.reference_item] - *2* *3* [uvm启动过程及phase机制实现原理介绍](https://blog.csdn.net/HelloQili/article/details/109366552)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v92^chatsearchT3_1"}} ] [.reference_item] [ .reference_list ]

vcs uvm run_test 名字如何设置

您可以使用以下命令来设置 `run_test` 的名称: ```verilog module testbench; initial begin // 设置 run_test 的名称为 my_test uvm_cmdline_proc.set_string("+UVM_TESTNAME=my_test"); // 开始运行测试 run_test(); end endmodule ``` 在上面的代码中,我们通过 `uvm_cmdline_proc.set_string()` 函数来设置 `+UVM_TESTNAME` 命令行参数的值为 `my_test`,这样在运行 `run_test()` 函数时就会执行名为 `my_test` 的测试用例。

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请逐行注释下面的代码:class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

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