verilog如何跳出always @

在Verilog中，always块是用来描述组合逻辑和时序逻辑的。always块会根据敏感列表中的信号变化来触发执行。如果没有敏感列表，always块将不会被触发执行。

要跳出always @块，可以使用以下方法之一：
1. 使用disable语句：可以在always块内部使用disable语句来跳出always块的执行。例如：

always @ (posedge clk)
begin
    if (reset)
        disable always_block; // 跳出always块的执行
    else
        // 继续执行其他逻辑
end

2. 使用break语句：在Verilog中，always块不支持break语句来跳出循环。但是可以使用一个条件语句来模拟break的效果。例如：

always @ (posedge clk)
begin
    if (reset)
        done = 1; // 设置一个标志位
    else if (!done)
    begin
        // 执行其他逻辑
    end
end

在上述例子中，当reset信号为1时，设置done标志位为1，从而跳出always块的执行。