Vhdl半加器使用when else

在VHDL设计中，使用`when-else`结构是为了实现条件分支逻辑，特别是在处理组合逻辑或状态机的设计时。半加器是一种基本的数字逻辑电路，用于将两个二进制位相加并产生进位。在VHDL中，你可以使用`when-else`来编写一个半加器模块，比如当输入A、B分别为0和1时，结果应该是它们的异或值（XOR），而当输入都为1时（即全1），由于二进制加法规则，结果是进位（C=1）。

以下是一个简单的VHDL半加器模块示例，利用`when-else`结构：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity HalfAdder is
   Port ( A, B : in STD_LOGIC;
          Sum, Carry : out STD_LOGIC);
end HalfAdder;

architecture Behavioral of HalfAdder is
begin
   process(A, B)
   begin
      -- 当A为0且B为1时，Sum输出A XOR B，Carry输出0
      when A = '0' and B = '1' =>
         Sum <= A xor B; -- 异或操作
         Carry <= '0';    -- 进位为0

      -- 当A和B都为1时，Sum输出A XOR B（因为它们都是1，异或等于0），Carry输出1
      when A = '1' and B = '1' =>
         Sum <= '0';     -- 结果为0
         Carry <= '1';    -- 进位为1

      -- 其他情况不做特定处理，通常会有默认行为
      default =>
         Sum <= 'X'; -- 如果没有匹配的when分支，可以设置为未知状态（如'X'）
         Carry <= 'Z'; -- 或者默认为无效状态（如'Z')
   end process;
end Behavioral;