作业6：抄题作答 1、编写一个分频程序：由输入的25MHz时钟生成1Hz时钟。要求：（1）数据类型用标准逻辑位矢量类型，（2）输入时钟CLK_25MHz、输出时钟CLK_1Hz，（3）实体名为H4，结构体名为hbv。

在Verilog HDL（硬件描述语言）中，你可以使用分频器模块（Divider）来实现这个功能。这里是一个基本的分频程序设计思路：

module H4 (
    input wire CLK_25MHz,            // 输入25MHz时钟
    output reg CLK_1Hz              // 输出1Hz时钟
);

// 定义一个计数器作为分频器，可以使用八进制记法，例如8'b10000000
localparam COUNT = 25000000;        // 总共有25M个周期才能得到一次1Hz

// 结构体hbv声明
hbv hbv_instance = {
    .clk_in(CLK_25MHz),         // 连接输入时钟
    .freq_out(1)               // 输出频率为1Hz，通常用Hz表示
};

// 分频逻辑，当计数器达到COUNT时翻转时钟输出
always @(posedge CLK_25MHz) begin
    if (COUNT > 0) begin
        CLK_1Hz <= ~CLK_1Hz;     // 当计数减到1时，翻转时钟
        COUNT <= COUNT - 1;
    end else begin
        COUNT = COUNT;          // 计数溢出后恢复为初始值
    end
end

endmodule