三级移位寄存器的verilog代码

三级移位寄存器（Three-Stage Shift Register）是一个基本的数字电路，常用于数据的串行到并行的转换或并行到串行的转换。在Verilog语言中，你可以使用`reg`、`always @(posedge clk)`和`assign`语句来描述它的行为。以下是一个简单的三级移位寄存器的Verilog代码示例：

module three_stage_shift_register(
    input wire clk,      // 时钟输入
    input wire [7:0] din, // 数据输入
    output reg [7:0] qout // 输出
);

// 定义每个阶段的寄存器
reg [7:0] stage1, stage2, stage3;

// 初始化状态
initial stage1 = 8'b0;
initial stage2 = 8'b0;
initial stage3 = 8'b0;

// 当时钟上升沿到来时，移位操作
always @(posedge clk) begin
    if (din) begin
        stage1 <= stage2;   // 第一级向第二级移位
        stage2 <= stage3;   // 第二级向第三级移位
        stage3 <= din;      // 新数据进第三级
    end else begin
        stage1 <= stage2;   // 如果没有新数据，保持状态
        stage2 <= stage3;
        stage3 <= stage1;   // 当前最高位移到第一级
    end
end

// 输出为第三级的内容
assign qout = stage3;

endmodule