system verilog虚函数

SystemVerilog 中的虚函数（virtual function）是一种在类中定义的函数，可以被派生类覆盖重写。虚函数可以通过基类的指针或引用来调用，实现运行时多态性。

在 SystemVerilog 中，需要使用关键字 `virtual` 来声明一个虚函数。下面是一个示例：

class Animal;
  virtual function void makeSound();
    $display("Animal makes a sound");
  endfunction
endclass

class Dog extends Animal;
  virtual function void makeSound();
    $display("Dog barks");
  endfunction
endclass

class Cat extends Animal;
  virtual function void makeSound();
    $display("Cat meows");
  endfunction
endclass

module Test;
  initial begin
    Animal animal = new Animal;
    Dog dog = new Dog;
    Cat cat = new Cat;

    animal.makeSound(); // 输出 "Animal makes a sound"
    dog.makeSound();    // 输出 "Dog barks"
    cat.makeSound();    // 输出 "Cat meows"
  end
endmodule

在上面的示例中，`Animal` 是一个基类，包含一个虚函数 `makeSound()`。`Dog` 和 `Cat` 是派生类，它们分别重写了 `makeSound()` 函数。在 `Test` 模块中，通过不同类型的对象调用 `makeSound()` 函数时，会根据对象的实际类型来决定调用哪个函数。这就实现了多态性。

需要注意的是，在 SystemVerilog 中，虚函数只能在类中声明，并且在定义派生类时可以选择是否重写虚函数。