万年历闹钟verilog代码

下面是一个用Verilog编写的万年历闹钟代码：

module Calendar_Clock(
    input wire clk,
    input wire reset,
    output wire alarm
);

parameter [3:0] MONTH = 4'b0001;
parameter [3:0] DATE = 5'b00001;
parameter [3:0] HOUR = 5'b01000;
parameter [3:0] MINUTE = 5'b00001;

reg [3:0] month_reg;
reg [4:0] date_reg;
reg [4:0] hour_reg;
reg [5:0] minute_reg;

reg [3:0] alarm_month;
reg [4:0] alarm_date;
reg [4:0] alarm_hour;
reg [5:0] alarm_minute;
reg alarm_ringing;

reg alarm_enable;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        month_reg <= MONTH;
        date_reg <= DATE;
        hour_reg <= HOUR;
        minute_reg <= MINUTE;
        alarm_month <= 4'b0000;
        alarm_date <= 5'b00000;
        alarm_hour <= 5'b00000;
        alarm_minute <= 6'b000000;
        alarm_ringing <= 1'b0;
        alarm_enable <= 1'b0;
    end else begin
        month_reg <= month_reg + 1'b1;
        date_reg <= date_reg + 1'b1;
        hour_reg <= hour_reg + 1'b1;
        minute_reg <= minute_reg + 1'b1;
        
        if (month_reg == alarm_month && date_reg == alarm_date && hour_reg == alarm_hour && minute_reg == alarm_minute && alarm_enable) begin
            alarm_ringing <= 1'b1;
        end else begin
            alarm_ringing <= 1'b0;
        end
    end
end

always @(posedge clk or posedge reset) begin
    if (reset) begin
        alarm_enable <= 1'b0;
    end else begin
        if (reset) begin
            if (alarm_enable) begin
                alarm_enable <= 1'b0;
            end else if (hour_reg == alarm_hour && minute_reg == alarm_minute) begin
                alarm_enable <= 1'b1;
            end
        end
    end
end

assign alarm = alarm_ringing;

endmodule

这个万年历闹钟模块包含一个时钟和复位信号作为输入，以及一个闹钟信号作为输出。输入的MONTH、DATE、HOUR和MINUTE参数设置了要设定的日期和时间。模块会从当前日期和时间自动增加，当当前日期和时间与设定的闹钟日期和时间相同时，闹钟信号将变为高电平。闹钟可以通过将alarm_enable信号设置为高电平来启用。