四位全加器VHDL代码

根据提供的引用内容，可以得知四位全加器的VHDL代码需要新建VHDL文件，写入代码并保存至同一文件夹，然后在编译前需要点击settings按钮改变顺序，选择homework6，再进行编译仿真。由于没有提供具体的VHDL代码，无法给出完整的代码。但是，下面是一个四位全加器的VHDL代码的范例供您参考：

library ieee;
use ieee.std_logic_1164.all;

entity four_bit_adder is
    port(a, b: in std_logic_vector(3 downto 0);
         cin: in std_logic;
         sum: out std_logic_vector(3 downto 0);
         cout: out std_logic);
end four_bit_adder;

architecture behavior of four_bit_adder is
begin
    sum <= a + b + cin;
    cout <= '1' when sum > "1111" else '0';
end behavior;