请用VerilogHDL代码写出以下电路代码，并要求 写出测试代码和对应的测试结果 （2）1bit寄存器电路

在Verilog HDL中，一个简单的1位寄存器（D flip-flop）的电路可以如下所示：

module register_1bit (
    input wire clk,       // 时钟输入
    input wire rst_n,     // 清零信号
    input wire [0:1] din, // 数据输入
    output reg [0:1] q    // 数据输出
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)      // 当清零信号为低时（有效）
            q <= 0;      // 内部状态置0
        else if (clk)    // 非清零并且时钟上升沿
            q <= din;     // 存储输入数据
    end
endmodule

这是一个基本的D触发器，它会在时钟上升沿将输入的数据值存储到输出。

接下来是简单测试代码示例以及预期的结果：

// 测试模块
module test_register;
    reg clk = 0;
    reg rst_n = 1;
    bit [0:1]din;
    wire [0:1]q;

    register_1bit UUT(clk, rst_n, din, q); // 创建1位寄存器实例

    initial begin
        $dumpfile("register_test.vcd");  // 开启VCD波形文件记录
        $dumpvars(0, UUT);                // 显示UUT所有变量

        // 测试步骤
        #10 rst_n = 0;    // 初始化，清零寄存器
        $display("RST: %b", rst_n);   // 显示清零信号
        #50 clk = 1'b1;   // 激活时钟，设置数据为0
        din = 1'b0;
        $display("Din: %b", din);   // 显示输入数据
        #50 clk = 1'b0;   // 等待下一个上升沿
        $display("Q: %b", q);     // 显示输出数据

        // 更改数据并观察结果
        din = 1'b1;
        #50 $display("New Din: %b, Q: %b", din, q);

        #100 $finish;         // 结束模拟
    end
endmodule