Verilog random

在Verilog中，可以使用 `$random` 系统函数来生成随机数。`$random` 函数返回一个 32 位的随机数，可以通过指定参数的位宽来控制生成的随机数的范围。

下面是一个使用 `$random` 函数生成随机数的例子：

module random_example;
  
  reg [7:0] random_num;
  
  initial begin
    random_num = $random;
    $display("Random number: %h", random_num);
  end
  
endmodule

在上面的例子中，`$random` 函数生成的随机数将会被存储在 `random_num` 寄存器中，并通过 `$display` 函数显示出来。

需要注意的是，每次仿真运行时，`$random` 函数会生成一个不同的随机数。如果需要控制生成的随机数范围，可以使用 `$urandom` 函数或手动对生成的随机数进行处理。