如何使用Verilog语言设计并实现一个三态门电路，并在Vivado工具中进行模拟？同时，请提供一个四位加法器的具体Verilog设计代码，并同样利用Vivado进行仿真。能否详细展示这两个设计的Verilog代码实现步骤和关键部分？

首先，让我们来看如何使用Verilog设计一个三态门电路。三态门（TTL或CMOS三态门）允许数据在驱动器和负载之间传输，但是当没有连接到外部设备时，可以将其置于高阻抗状态，防止电流流动。

module Toggler (
    input wire clk,
    input wire [1:0] data_in,
    output wire tri_state_out // 输出端为三态
);

reg [1:0] data_reg; // 存储输入数据

always @(posedge clk) begin
    if(clk') // 高边沿触发
        data_reg <= data_in;
    end

assign tri_state_out = data_reg[0]; // 当需要输出时，将第一个位赋值给tri_state_out

endmodule

在这个例子中，`clk`是时钟输入，`data_in`是输入数据，`tri_state_out`是三态输出。每当时钟上升沿到来时，数据会被存储到`data_reg`中，然后在需要的时候（通常通过一个控制信号），`tri_state_out`会取其值。

接下来是一个简单的四位全加器的设计，它接收两个二进制数和一个公共进位，输出和新的公共进位：

module FourBitAdder(
    input [3:0] a, b, c_in, // 输入
    output reg [3:0] sum,     // 和
    output reg carry_out      // 公共进位
);

// 逻辑门实现加法器逻辑
always @(*) begin
    sum[0] = a[0] ^ b[0];
    sum[1] = a[1] ^ b[1] ^ carry_in;
    sum[2] = a[2] ^ b[2] ^ carry_in;
    sum[3] = a[3] ^ b[3] ^ carry_in;

    carry_out = (a[3] & b[3]) | (sum[3] & carry_in);
end

endmodule

在Vivado中进行仿真，你需要创建一个新的项目，添加源文件并将上述代码粘贴进去，然后配置好仿真设置（例如时钟频率、激励信号等）。运行仿真后，你可以查看波形视图来观察输入和输出的变化。