用verilog写一个D触发器代码

下面是一个用Verilog写的D触发器的代码示例：

module D_FlipFlop (
  input wire D,       // 输入数据
  input wire CLK,     // 时钟信号
  input wire RESET,   // 复位信号
  output reg Q        // 输出信号
);

  always @(posedge CLK or posedge RESET) begin
    if (RESET)          // 当复位信号为高电平时，重置输出为低电平
      Q <= 1'b0;
    else if (CLK)       // 在时钟上升沿触发时，将输入数据传递到输出
      Q <= D;
  end

endmodule

在以上代码中，我们定义了一个名为 `D_FlipFlop` 的模块，该模块具有输入端口 `D`（数据）、`CLK`（时钟）和 `RESET`（复位），以及输出端口 `Q`（输出信号）。

在 `always` 块中，我们使用 `posedge CLK` 来检测时钟的上升沿触发，并使用 `posedge RESET` 来检测复位信号的上升沿触发。

当复位信号为高电平时，我们将输出信号 `Q` 设置为低电平；当时钟上升沿触发时，我们将输入数据 `D` 传递给输出信号 `Q`。

请注意，在该代码中，我们使用了 Verilog 的非阻塞赋值 `<=` 来实现时序逻辑。这种赋值方式可以确保在同一时钟周期内的所有赋值同时进行，而不会受到先后顺序的影响。

希望以上代码能帮助到你实现D触发器。如果有任何疑问，请随时提问。