给出寄存器堆仿真实验的完整verilog代码

在Verilog语言中，创建一个寄存器堆的仿真通常涉及到模块化设计，包括数据存储单元和控制逻辑。以下是一个简单的示例，展示了如何在Verilog中定义一个寄存器堆，它包含若干个单个寄存器并提供读写功能：

// 寄存器模块定义
module register;
    parameter NUM_REGS = 4; // 寄存器的数量

    input wire clk, reset; // 时钟信号和复位信号
    input wire [7:0] data_in; // 输入数据
    output reg [7:0] data_out; // 输出数据

    // 单个寄存器模块
    reg [7:0] mem[NUM_REGS];

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            data_out <= 8'b0; // 初始化所有寄存器为0
        end else if (posedge clk) begin
            mem[register_index] <= data_in; // 根据索引更新寄存器内容
            data_out <= mem[register_index]; // 当前寄存器的数据作为输出
        end
    end

    // 选择寄存器的函数
    function integer register_index;
        integer i;
        initial begin
            register_index = 0;
        end
        always @(posedge clk) begin
            if (increment_counter) begin
                register_index = (register_index + 1) % NUM_REGS; // 循环索引
            end
        end
    end
endmodule

在这个例子中，`register_index`是一个辅助变量，用于在时钟上升沿循环遍历寄存器堆。`increment_counter`是一个假设的输入信号，用于控制计数。