用verilog描述描述锁存器74LS373的功能表

以下是锁存器74LS373的功能表的Verilog描述：

module ls373(input [7:0] D, // 输入数据
             input LE, // 锁存使能
             input CLK, // 时钟
             input OE, // 输出使能
             output reg [7:0] Q // 输出数据
             );
    
    reg [7:0] Q_temp; // 中间存储器
    
    always @(posedge CLK) begin
        if (LE) begin
            Q_temp <= D; // 如果锁存使能，将输入数据存储到中间存储器
        end
    end
    
    always @(*) begin
        if (OE) begin
            Q = Q_temp; // 如果输出使能，将中间存储器中的数据输出到Q
        end
        else begin
            Q = 8'hZZ; // 如果输出禁止，输出高阻态
        end
    end
    
endmodule

根据锁存器74LS373的功能表，我们可以实现一个Verilog描述的锁存器，其中包括一个输入端口D、一个锁存使能端口LE、一个时钟端口CLK、一个输出使能端口OE和一个输出端口Q。在时钟上升沿触发时，如果锁存使能LE为高电平，将输入数据D存储到中间存储器中；在输出使能OE为高电平时，将中间存储器中的数据输出到Q端口。如果输出禁止OE为低电平，输出高阻态。