用 verilog 写一个 CRC32

以下是一个简单的 Verilog CRC32 实现示例：

module crc32 (
    input clk,
    input reset,
    input [7:0] data_in,
    output reg [31:0] crc_out
);

reg [31:0] crc_reg;
reg [7:0]  crc_data;

parameter POLY = 32'h04C11DB7;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        crc_reg <= 32'hFFFFFFFF;
        crc_data <= 8'h00;
        crc_out <= 32'hFFFFFFFF;
    end else begin
        crc_data <= data_in;
        for (int i = 0; i < 8; i = i + 1) begin
            if ((crc_reg[31] ^ crc_data[i]) == 1) begin
                crc_reg = (crc_reg << 1) ^ POLY;
            end else begin
                crc_reg = crc_reg << 1;
            end
        end
        crc_out <= ~crc_reg;
    end
end

endmodule

CRC32 的算法非常简单，就是通过移位和异或操作在输入数据上计算出一个 32 位宽度的校验和。这里的实现方式是按位移动 CRC 寄存器，如果最高位为 1，则执行异或操作。在每个字节输入期间，我们将输入字节放入一个 8 位寄存器中，并在下一个时钟周期中处理它。最后，我们取 CRC 寄存器的补码作为输出值。