verilog实现相关运算

Verilog的相关运算有三种：与相关运算、或相关运算和异或相关运算。

1. 与相关运算：

与相关运算是使用 & 符号表示的，其运算规则为：当两个输入都为 1 时，输出为 1，否则输出为 0。示例代码如下：

module and_operator(input a, input b, output c);
    assign c = a & b;
endmodule

2. 或相关运算：

或相关运算是使用 | 符号表示的，其运算规则为：当两个输入中至少有一个为 1 时，输出为 1，否则输出为 0。示例代码如下：

module or_operator(input a, input b, output c);
    assign c = a | b;
endmodule

3. 异或相关运算：

异或相关运算是使用 ^ 符号表示的，其运算规则为：当两个输入不相同时，输出为 1，否则输出为 0。示例代码如下：

module xor_operator(input a, input b, output c);
    assign c = a ^ b;
endmodule