system verilog中的参数化运用 请举例

在System Verilog中，参数化（Parameterization）是一种让设计更模块化和可配置的方式。它允许你在模块定义中声明常量作为参数，这些参数可以在实例化模块时指定不同的值，从而创建出多个功能相似但内部细节有所差异的版本。

例如，你可以创建一个叫做`Multiplier`的乘法模块，它接受两个参数`A_WIDTH`和`B_WIDTH`表示输入数据的位宽：

module Multiplier #(parameter A_WIDTH = 8, B_WIDTH = 8) (
    input [A_WIDTH - 1:0] a,
    input [B_WIDTH - 1:0] b,
    output reg [A_WIDTH * B_WIDTH - 1:0] product
);
...
endmodule

当你需要一个4位乘法器时，就如此实例化：

Multiplier multiplier_4bit;
multiplier_4bit.A_WIDTH = 4;
multiplier_4bit.B_WIDTH = 4;

对于一个8位乘法器，只需更改参数：

Multiplier multiplier_8bit;
multiplier_8bit.A_WIDTH = 8;
multiplier_8bit.B_WIDTH = 8;

这样做的好处包括简化了代码，提高了复用性，并且使得设计更具灵活性。