用vhdl语言写一个基于4位加法器的4位乘法器

以下是一个基于4位加法器的4位乘法器的VHDL代码：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity multiplier is
    port (
        A, B: in std_logic_vector(3 downto 0);
        P: out std_logic_vector(7 downto 0)
    );
end entity;

architecture Booth of multiplier is
    component adder is
        port (
            A, B, Cin: in std_logic;
            Sum, Cout: out std_logic
        );
    end component;
    
    signal b_shift: std_logic_vector(7 downto 0);
    signal p: std_logic_vector(7 downto 0) := (others => '0');
begin
    b_shift <= '0' & B & '0' & '0' & '0';
    for i in 0 to 3 loop
        if b_shift(i+1) = '1' then
            p <= std_logic_vector(unsigned(p) + unsigned(A) * 2**i);
        end if;
    end loop;

    adder_inst0: adder port map (p(3 downto 0), p(7 downto 4), '0', P(3 downto 0), p(8));
    adder_inst1: adder port map (p(7 downto 4), P(3 downto 0), p(8), P(7 downto 4), P(8));
end architecture;

architecture adder of adder is
begin
    Sum <= A xor B xor Cin;
    Cout <= (A and B) or (Cin and (A xor B));
end architecture;

这个乘法器的实现采用了 Booth算法，但是在计算的过程中，没有使用乘法器，而是采用了4位的加法器。具体实现过程是，将乘数 B 左移一位，然后判断最低位是 0 还是 1，如果是 0，则不需要进行任何操作；如果是 1，则将被乘数 A 左移对应的位数，然后将左移后的 A 与 P 相加。在这个过程中，使用了一个名为 adder 的组件，来实现加法运算。

总体来说，这个设计比较简单，但是由于没有使用乘法器，所以可能会比直接使用乘法器的方法效率低一些。