有vivado设计一个一位十进制数据（8421BCD）的加法器。选择 8 个拨动开关，分成两 个 4 位组，分别表示两个 8421BCD 的十进制输入数据。相加结果的低四位 8421BCD 数据用一位七段数码管显示，进位位则使用一个 LED 灯表示。LED 灯亮，表示进位为 1；LED 灯灭，表示进位为 0。

首先，我们需要设计一个加法器的电路。加法器的输入是两个 8421BCD 的十进制数据，输出是一个 8421BCD 的十进制数据和一个进位位。

我们可以使用 Vivado 自带的 IP Catalog 中的 Binary Counter IP 核来实现 8421BCD 的加法器。Binary Counter IP 核可以设置输入数据的位宽和计数范围，输出数据的位宽和计数范围。

在本题中，我们需要输入两个 8421BCD 的十进制数据，每个数据占据 4 个位，因此输入数据的位宽为 8。输出数据为一个 8421BCD 的十进制数据和一个进位位，因此输出数据的位宽为 5。

接下来，我们需要使用拨动开关来输入数据。我们可以在 Vivado 的 Block Design 中添加一个 IP 核，使用 Switches IP 核来实现拨动开关的输入。

在 Block Design 中，我们需要将 Binary Counter IP 核的输入端口与 Switches IP 核的输出端口相连，将 Binary Counter IP 核的输出端口与七段数码管和 LED 灯的输入端口相连。

最后，我们需要将 Block Design 中的所有 IP 核综合到一个 Vivado 工程中，并将工程烧录到 FPGA 开发板上。在开发板上拨动开关输入数据，七段数码管会显示相加结果的低四位 8421BCD 数据，LED 灯会显示进位位。

相关问题

使用vivado写一个十进制加法器，并提供给我仿真程序

当然可以！下面是一个使用Vivado编写的十进制加法器的代码示例：

module Decimal_Adder (
  input [3:0] A,
  input [3:0] B,
  output reg [4:0] Sum
);
  
  always @* begin
    Sum = A + B;
  end
  
endmodule

请注意，这是一个简单的四位十进制加法器。你可以根据需要修改输入和输出端口的位宽。

以下是一个基本的仿真测试程序，你可以使用Vivado中的仿真工具运行：

module Decimal_Adder_Test;

  reg [3:0] A;
  reg [3:0] B;
  wire [4:0] Sum;
  
  Decimal_Adder DUT (
    .A(A),
    .B(B),
    .Sum(Sum)
  );
  
  initial begin
    A = 4'b0000;
    B = 4'b0000;
    
    #10;
    
    A = 4'b0010;
    B = 4'b0001;
    
    #10;
    
    A = 4'b1001;
    B = 4'b0110;
    
    #10;
    
    $finish;
  end
  
endmodule

在这个测试程序中，我们通过改变输入 A 和 B 的值来测试加法器。仿真会在每个 #10 时间单位后停顿一下，然后继续执行，直到 $finish。

你可以将这两个代码段保存到同一个文件中（例如 Decimal_Adder.v 和 Decimal_Adder_Test.v），然后将这些文件添加到Vivado项目中进行仿真。

希望这可以帮助到你！如果有任何其他问题，请随时问我。

使用vivado写一个二进制加法器

以下是一个使用Vivado和Verilog语言实现的四位二进制加法器的示例：

首先，创建一个新的工程并打开Vivado。

1. 在Vivado主界面中，选择"Create Project"创建一个新工程。
2. 在"Project Name"字段中输入工程的名称，选择一个合适的位置来保存工程文件，然后点击"Next"。
3. 在"Default Part"页面中选择你使用的FPGA器件，然后点击"Next"。
4. 在"Project Type"页面中选择"RTL Project"，然后点击"Next"。
5. 在"Add Sources"页面中，点击"Create File"创建一个新的Verilog文件。
6. 输入文件名（例如，binary_adder.v）并点击"OK"。
7. 打开创建的Verilog文件，并输入以下代码：

module BinaryAdder(
  input wire [3:0] A,
  input wire [3:0] B,
  output wire [3:0] Sum
);

  wire [3:0] carry;

  assign Sum[0] = A[0] ^ B[0];
  assign carry[0] = A[0] & B[0];
  
  assign Sum[1] = A[1] ^ B[1] ^ carry[0];
  assign carry[1] = (A[1] & B[1]) | (carry[0] & (A[1] ^ B[1]));
  
  assign Sum[2] = A[2] ^ B[2] ^ carry[1];
  assign carry[2] = (A[2] & B[2]) | (carry[1] & (A[2] ^ B[2]));
  
  assign Sum[3] = A[3] ^ B[3] ^ carry[2];
  assign carry[3] = (A[3] & B[3]) | (carry[2] & (A[3] ^ B[3]));

endmodule

在上述代码中，BinaryAdder模块实现了一个四位的二进制加法器。它接受两个四位输入（A和B），并输出一个四位结果（Sum）。

8. 保存Verilog文件并返回到Vivado界面。
9. 在Vivado界面中，点击"Run Simulation"来运行仿真，验证二进制加法器的功能。

以上是一个简单的四位二进制加法器的示例。你可以根据需要进行修改和扩展。完成后，你可以综合和实现该设计，然后将其下载到目标FPGA器件中进行验证。